今日，华为发布半导体“韬（τ）定律”概念。

2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表了这一定律。这是中国在全球半导体领域首次提出指导产业发展的新原则。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

之后，由何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”。

“韬（τ）定律”是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理。该定律不再将晶体管面积，而是将“时间”本身作为技术进步的核心衡量指标，采用单一特征时间常数τ作为统一优化目标，覆盖从单个开关晶体管到数据中心工作负载、跨越十二个数量级的整个计算体系。

论文展示了两个量产级别的验证案例：在移动SoC方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益；在AI系统方面，由具备内存语义统一总线架构、近封装 Hi-ONE光学I/O，以及edge-to-surface 3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。

这篇论文不仅透露了华为未来十年的部分芯片发展路线，也指明了多个技术方向。

混合键合与TSV

未来十年，逻辑折叠技术预计将从局部关键路径折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层甚至更多有源层堆叠。

这一演进将有赖于两大技术支撑：一是低温混合键合技术，有助于放宽各堆叠层之间的热预算要求；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可释放超过30%高层布线资源。

2026-2035 年，晶体管密度预计将提升至接近甚至超过每平方毫米4亿个晶体管（400 MTr/mm²）。同时，逻辑折叠技术还将显著提升麒麟芯片CPU核心频率，并为迈向4 GHz甚至更高频率铺平道路。这一技术路线图不仅在技术上可行，在成本层面也具备经济可行性。